Analyse temporelle statique

L'analyse temporelle statique est un méthode d'évaluation de la fréquence de fonctionnement d'un circuit intégré. Au contraire de l'analyse dynamique, elle ne nécessite pas l'usage de vecteur de test ni de simulation.

Catégories :

Conception électronique - Électronique

Page(s) en rapport avec ce sujet :

Analyse Temporelle Statique. • Vérifier si le circuit obtenu respecte les contraintes temporelles..... Circuits Synchrones : Commencer par définir l'horloge... (source : cours.polymtl)
les performances d'un circuit. D'autres études sur ces variations... stabilité minimum de la donnée avant le front d'horloge pour... chemin logique. C. Analyse temporelle statique et statistique (SSTA)... (source : hal.archives-ouvertes)
Lors d'une analyse statique temporelle, les violations de temps d'établissement et de maintien sont vérifiées... caractéristiques d'un circuit. Une analyse temporelle... portes logiques choisi et sur son chemin d'horloge... (source : hal-lirmm.ccsd.cnrs)

L'analyse temporelle statique est un méthode d'évaluation de la fréquence de fonctionnement d'un circuit intégré. Au contraire de l'analyse dynamique, elle ne nécessite pas l'usage de vecteur de test ni de simulation. Elle repose sur le calcul et l'addition des délais de chaque porte logique élémentaire d'un circuit.

L'analyse temporelle statique sert à calculer le plus long chemin logique d'un circuit, le chemin critique. En outre, elle sert à vérifier que les données reçues par un élément synchrone sont stables au moment où ce dernier reçoit un coup d'horloge. Ceci permet d'éviter des erreurs de hold ou de setup.

Cette méthode est d'une façon plus générale désignée par son acronyme STA, pour static timing analysis

Définitions

Logique séquentielle ou synchrone : porte logique reliée à l'horloge (bascule, mémoire synchrone). Les éléments séquentiels stockent l'état du circuit, le plus souvent à chaque coup d'horloge.

Logique combinatoire : porte logique simple, sans capacité de stockage (porte ET, OU, XOR). Les éléments combinatoires calculent et propagent les nouvelles valeurs des éléments séquentiels entre chaque coup d'horloge.

Le chemin critique d'un circuit est celui dont la somme des délais élémentaires est le plus long. C'est lui qui fixe la fréquence de fonctionnement du circuit.

erreur d'hold, causée par un signal trop rapide : la donnée arrivant sur un élément synchrone doit rester stable un certain temps (temps d'hold) après le coup d'horloge pour être prise en compte. Si la valeur de cette donnée change trop rapidement, seule la plus récente est prise en compte. On risque alors de rater une un état logique et de stocker une valeur un coup d'horloge trop tôt.

erreur de setup, causée par un signal trop lent : La donnée doit être stabilisée un certain temps (temps de setup) avant le front d'horloge pour être pris en compte.

Recherche sur Amazon (livres) :

Ce texte est issu de l'encyclopédie Wikipedia. Vous pouvez consulter sa version originale dans cette encyclopédie à l'adresse http://fr.wikipedia.org/wiki/Analyse_temporelle_statique.
Voir la liste des contributeurs.
La version présentée ici à été extraite depuis cette source le 07/04/2010.
Ce texte est disponible sous les termes de la licence de documentation libre GNU (GFDL).
La liste des définitions proposées en tête de page est une sélection parmi les résultats obtenus à l'aide de la commande "define:" de Google.
Cette page fait partie du projet Wikibis.