Synthèse logique

La synthèse logique est une étape qui consiste à compiler la description fonctionnelle d'un circuit avec un outil de synthèse et d'une bibliothèque de cellules logiques.



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La synthèse logique est une étape qui consiste à compiler la description fonctionnelle d'un circuit avec un outil de synthèse et d'une bibliothèque de cellules logiques. Cette description peut être écrite en langage Verilog ou VHDL et ne doit pas comporter d'éléments comportementaux non compréhensibles par l'outil de synthèse.

Les principaux fournisseurs d'outil de synthèse logique sont Synopsys, avec Design Compiler, et Cadence, avec BuildGate et RC.

Au cours de la synthèse, on effectue une compilation logique associée à des contraintes de temps définies dans la spécification d'un circuit logique numérique. Suivant les contraintes imposées à l'outil de synthèse, on obtiendra un résultat optimisé particulièrement en surface ou en vitesse.

Logiciels

À l'heure actuelle, l'ensemble des logiciels de synthèse sont des produits propriétaires sauf Alliance du Laboratoire d'informatique de Paris 6 qui est en licence GPL.

Les fabricants de FPGA fournissent le plus souvent aussi leur propre outil de synthèse. Ces outils propriétaires prennent en compte la spécificité de l'architecture du FPGA cible, et synthétisent seulement pour les FPGAs de leur marque propre :

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